Un hito en la miniaturización

IBM ha presentado una nueva tecnología de chips que podría cambiar las reglas del juego en la industria de los semiconductores. La compañía anunció su arquitectura NanoStack, un diseño tridimensional que apila transistores en vertical y permite alcanzar el equivalente a 0,7 nanómetros (nm), lo que según IBM lo convierte en el primer proceso conocido por debajo de 1 nm.

El resultado es impactante: aproximadamente 100.000 millones de transistores en un chip del tamaño de una uña. Para ponerlo en contexto, el estándar actual de la industria ronda los 2 nm.

Más potencia y menos consumo

Según las pruebas internas de IBM, su nuevo diseño ofrece hasta un 50% más de rendimiento y es un 70% más eficiente energéticamente en comparación con su propio chip de 2 nm. Este salto en eficiencia llega en un momento crítico: el auge de la inteligencia artificial generativa ha disparado el consumo energético de los centros de datos. Un chip que realice el mismo trabajo con un 70% menos de energía podría aliviar parte de esa presión sobre las redes eléctricas y los sistemas de refrigeración.

El truco está en la verticalidad

Durante décadas, la industria ha seguido la Ley de Moore reduciendo el tamaño de los transistores en un plano horizontal, pero cada vez es más difícil mantener ese ritmo. La solución de IBM es radical: en lugar de seguir encogiendo los transistores, los apila verticalmente. La compañía asegura que es la primera arquitectura tridimensional de transistores basada en nanoláminas, y a diferencia de otros enfoques 3D que apilan paquetes completos, aquí el apilado ocurre a nivel de transistor, lo que incrementa la dificultad técnica. Además, cada capa se fabrica por separado, lo que permite usar materiales distintos en cada una y ajustar rendimiento y consumo de manera independiente.

El profesor Alan Woodward, informático de la Universidad de Surrey, lo compara con la diferencia entre construir casas y rascacielos: «El NanoStack de IBM es como proponer un rascacielos de 100 pisos», mientras que los competidores más cercanos —Samsung e Intel— estarían en edificios de 30 a 50 plantas con sus propios diseños 3D.

Desafíos por resolver

A pesar del entusiasmo, apilar transistores de esta forma plantea problemas técnicos importantes. El calor generado tiende a acumularse al ascender, y cuando las capas son demasiado finas, los transistores pueden dejar de apagarse correctamente, lo que impediría que el chip funcione. Woodward califica la propuesta de IBM como «la más ambiciosa» hasta la fecha, pero reconoce que estos obstáculos deberán superarse antes de llegar a producción.

Un esfuerzo colectivo

El desarrollo se lleva a cabo en un centro de investigación líder en Albany, Nueva York, que pronto contará con una máquina de litografía High-NA EUV de ASML, necesaria para imprimir circuitos tan pequeños. IBM colabora con Lam Research, Tokyo Electron y SCREEN Semiconductor Solutions para perfeccionar los procesos. La compañía asegura que ya ha fabricado dispositivos funcionales con esta tecnología y ha demostrado una mejora del 40% en el escalado de SRAM, la memoria rápida que alimenta las cargas de trabajo de IA, lo que califica como el mayor avance en ese ámbito en al menos diez años.

¿Cuándo llegará al mercado?

IBM afirma que su hoja de ruta apunta a la producción en un plazo de cinco años. De momento, el sub-1 nm es un logro de investigación, no un producto. Si lo consigue —y si sus competidores no llegan antes—, podría suponer un hito comercial significativo. La compañía también proyecta al menos otra década de escalado por debajo de 1 nm.

Jay Gambetta, director de IBM Research, calificó NanoStack como «un momento histórico» para el futuro de los chips. «Con nuestra nueva arquitectura NanoStack, no solo estamos haciendo transistores más pequeños, estamos reinventando cómo se construyen los chips para ofrecer mucha más potencia y eficiencia energética», afirmó.

El próximo paso para IBM será seguir afinando el proceso con sus socios mientras el mundo observa si la industria consigue domar el calor y las interferencias para hacer realidad el chip de 0,7 nm.